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期日:

2007年1月1日

低功耗元件的‘設計時測試’方法

在65nm製程環境下，依靠電池供電的元件正大量出現。這種先進製程技術使新元件較前一代製程的同類元件更具有明顯的優勢。

採用65nm製造的元件能讓設計人員在單晶片上整合更多電晶體，還能在元件中整合多個IP核心、大量的嵌入式記憶體，以及更多

複雜類比電路，與採用90nm製程的類似元件相較，具備了更高性能、更低功耗和更低成本。

然而，採用65nm製程技術製造的元件，其電晶體漏電流造成的功耗卻遠高於採用舊有製程節點的元件，其功耗呈指數關係增加。

因此，包括台積電(TSMC)等大型晶圓代工廠已將減少漏電流當作65nm參考流程中的首要任務。

漏電流並不是什麼新現象，但65nm製程元件的工作電壓比前代製程元件的工作電壓低，因此開啟單一電晶體所需的閾值電壓也

比過去的元件低。較低的閾值電壓可能會經常在無意中觸發閒置狀態，因而導致源極到漏極流過較大的電流或泄漏。用於解決這一問題的

最新技術往往採用內建高Vt標頭(header)或標尾(footer)的多閾值邏輯閘；標頭和標尾用於在閒置狀態下切斷邏輯閘。此外，也可以在設計邏

輯中添加一些特定的電源切斷模式，而且設計師們也正利用更多的閘控時脈來管理設計中每個時脈區的功耗。以上各種方法整合起來，能

減少電晶體的泄漏。

要想充分利用這些新技術，設計人員必須在整個設計流程中密切關注功耗問題。硬體工程師和嵌入式軟體工程師都必須盡早參與

此一過程，以確保產品的設計成功和準時發佈。同時，低功耗設計對設計驗證也有很大影響，尤其是對所有電源管理特性的驗證。

因為這需要在所有可能的運作條件下進行大量驗證工作，包括測試每種功率模式。針對所有功率模式(上電和斷電)以及所有元件系

列所作的驗證都必須在投片前完成。此外，驗證工程師還必須進行測試，以確保隔離的邏輯元件也能正常運作。這可利用具備隨

機和定向案例的廣泛測試套件實現。

實現具有功耗特性的完整驗證是一項艱鉅任務，它要求設計人員在整個設計過程中都必須格外關注驗證過程。例如，低功耗邏輯

測試套件必須確保專用邏輯不但能降低動態功耗，還能保證斷電的電路在任何執行狀態下都不會針對執行中的電路傳播隨機數據。

為確保這些問題不會產生，設計過程中每出現一次程式碼修改，驗證工程師都必須進行大量模擬，並採用大量其他的形式驗證資

源。

低功耗可測試性設計的挑戰

一個經常被忽視，或設計人員最多在設計後期才會考慮到的問題，便是元件在製造測試過程中的功耗。在可測試性設計(DFT)中，

要考慮的問題很多，尤其是在低功耗元件的DFT中。其中，儘早並嚴格注意製造測試中的功耗，對大量提供可靠低功耗元件而言

十分關鍵。因為在製造測試過程中，若元件功耗大幅超出元件的功率指標，便可能導致閘極氧化層擊穿，嚴重時甚至會損壞晶片。

低功耗DFT的最佳方案必須採用一種‘設計時測試’(Design With Test；DWT)流程，以便能最佳化地解決有關標準設計和實現流程中

的測試問題，以確保將這些問題帶來的影響降至最小，獲得高品質的低功耗元件。DWT方法是指在整個設計流程中，採用同樣的

功耗感知測試策略，以使每種工具在每一步驟中都能注意到儘量減少低功耗測試造成的影響，因而解決65nm低功耗元件製造中較

難解決的測試挑戰。DWT方法將對功耗的關注深植於設計、實現和測試工具中，採用該方法後，可整合元件的功耗限制與時序、

面積、良率和測試等約束條件並進行全面最佳化。

DWT啟動低功耗DFT

在採用DWT方法的情況下，工具的整合深度以及不同工具間是否具備流暢的互通性，決定了RTL驗證、合成、測試、等效檢驗、

底層規劃以及佈局佈線工具間的功耗約束情況。全面最佳化的結果是使製造出的晶片具有較高的可測試性，該元件不但在工作過

程中，而且在製造流程的測試過程中都能滿足功耗預算。這種方法要求不論設計進行到哪一個流程階段，都透過採用同一個檔案

定義功耗因子，確保整個流程中的所有工具對元件功耗要求都有相同的理解。

要設計出高品質的低功耗元件，就必須在整個設計過程中都特別關注DFT。也就是說，DFT的範圍必須擴展，其邏輯必須能在製

造測試過程(包括晶圓篩選、封裝測試和環境審查)中，以不超出元件功耗指標的方式來控制和測試與功耗相關的電路。特別在採

用了DWT方法的低功耗設計中，可以輕易插入感知功耗的DFT結構，?而在整個晶片的功耗預算內對各個功耗區域進行測試。

一個元件中的晶片上往往分佈著不同的電壓島。在製造測試中，這些電壓島必須能隨著掃描入電源控制訊號的數據來控制其開關，

而在晶片定型後要測試這些多電壓島往往會導致功耗過大。低功耗測試的挑戰絕不僅止於控制在測試期間的功耗。要在低功耗環

境下達到高品質，包括各分離單元、電平轉換器和狀態保持暫存器等，只要需要測試，就必須能透過一個掃描鏈加以控制。這樣

才能測試如此複雜的結構，並確保隨機的、系統的甚至是微小的低功耗瑕疵都能被找到。

低功耗ATPG

在DWT流程的實體建置過程中，進行測試插入時必須考慮到功耗。測試插入包括將掃描鏈真正連接到邊界掃描I/O、嵌入式記憶體

內建自測試(BIST)控制器、晶片上壓縮邏輯、晶片上時脈產生和IEEE1500封裝器。例如，在連接了晶片上測試壓縮邏輯後，便會顯

著增大功耗負載。而插入晶片上壓縮邏輯時則必須針對功耗加以權衡折衷，在全面理解功耗要求的情況下對掃描鏈的長度進行最佳

化，以確保在與晶片上壓縮邏輯有關的大量短掃描鏈變化所產生的功耗不會對總功耗有負面影響。隨著測試模式下的功耗情況越來

越引人關注，以ATPG建立功耗最佳化的測試模式正變得越來越重要。而這是經由限制開關行為，同時透過設計師添加的功耗管理邏

輯來達到限制功耗的目的。例如，感知功耗的ATPG就可透過智慧化填充掃描鏈中的‘無需注意’位元，將觸發器的轉換次數減至最

少，實現大幅減少功耗的目的。

最後，由於確保DWT的首次測試是在測試儀器上進行，因此還能持續降低製造成本。這是因為DWT在測試和功耗驗證間進行了相當

緊密的整合。同時，在投片前進行製造測試的完整驗證(利用模擬、等效檢驗、約束產生和先進格式分析等技術)，也使得ATE測試能

夠一次成功。

本文小結

對消費者而言，每天使用的產品中都有低功耗元件。此類元件能持續穩健發展的關鍵就是品質和可靠性。無論品質或可靠性都高度

取決於元件的製造測試過程，以及能否透過製造測試剔除壞元件的能力，同時不因掃描測試時過大的功耗降低元件的可靠性。低功

耗環境下成功實現製造測試的最佳方法，就是在設計早期就把能感知功耗的DFT和ATPG工具進行測試時的功耗考慮在內。要確保這

些工具能有效符合測試需求與發揮功效，測試必須成為設計過程的一部份。於是，為確保低功耗產品能進一步發展，這種針對工具

進行深度整合，且充分考慮測試過程中功耗的‘設計時測試’(DWT)新方法，將扮演十分重要的角色。

作者：Tom Jackson

產品行銷總監

Cadence Design Systems

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