一種基於電流源模型的SoC電源分析與驗證方法

可靠的電源分析和驗證方法已經成為SoC成功設計一個關鍵因素。本文分析了SoC的電源設計中IR壓降、電遷移

等問題的產生原因，並基於VoltageStorm電源驗證流程介紹了分析驗證方法.

目前的SoC設計日益複雜和龐大，在0.13um製程下，一個SoC可

能有高達上千萬的邏輯閘，整合多個數位或類比模組，晶片面積達到

15mm×15mm。這樣的SoC對其內部的電源設計提出了新的要求，由於電

源設計不善而導致整個晶片設計失效的問題更加突出。據概略的統計，

在0.18um和更先進的製程下，有79%的積體電路設計會遇到電源設計問

題，高達54%的設計會因此而失敗。電源設計已經成為SoC設計成功與

(圖一):典型的電源網路。

否的關鍵因素之一。

VSPACE=12 HSPACE=12 ALT=

SoC中的電源設計與分析

工程設計中，在SoC模組的佈局階段完成整個晶片的電源佈局，然後根據後續的分析驗證結果並加以修正。首先，

根據SoC晶片的面積和功耗要求，確定所需的電源PAD的數量；然後，在選定的電源層上設計電源網路，最終形成一

個上下兩層縱橫交錯的網格結構，我們稱之為電源網格(power-grid)。

在0.25um製程以前，一般都將晶片上的電源網格(包括電源訊號和地訊號)當作理想網路對待。實際上，這種假設

在工程設計上是不存在的，尤其當積體電路製程演進到0.18um及以下的超深次微米時，包括電源網路在內的所有互

連線的阻抗特性非常明顯。由於電源網路互連線的電阻、電容器、電感的存在，導致了電源網路上的電壓波動，電

壓值將不再是穩定不變的單一值了，這就是本文要討論的電源電壓降(IR-drop)和地電壓上升或稱為反彈(ground-bounce)

。(為簡單起見，以下的‘電源’包括電源訊號VDD和地訊號VSS；‘IR壓降’包括VDD上的電壓降和VSS上的電壓反彈)。

除了電壓波動，電源網路連線上所能承受的電流能力也是電源設計中必須考慮的問題。對於作為互連線的金屬層

來說，在一定的製造製程下，在它上面所能允許流過的最大電流是有一定的限度的，否則過大的電流將會導致金屬

連線在一段時間的大電流流過之後熔斷，導致晶片失效。這種現象稱之為電遷移(EM)。

IR壓降分析

IR壓降是指出現在積體電路中電源和地網路上電壓下降或升高的一種現象。隨著半導體製程的演進，金屬互連線的

寬度越來越窄，導致它的電阻值上升，所以在整個晶片範圍內將存在一定的IR壓降。IR壓降的大小決定於從電源

PAD到所運算的邏輯閘單元之間的等效電阻的大小，如圖2所示。

當有開關動作時，假設邏輯閘單元G4的電源PAD處的電壓為VDD，G4所消耗的電流為I4安培，而其它邏輯閘

單元的電流都為0，電流I4透過電源網格從外部電源流向G4。那麼邏輯閘單元G4處的

VDD上的IR壓降為：

VSPACE=12 HSPACE=12 ALT=>

邏輯閘單元G2的VDD上的IR壓降為：

VSPACE=12 HSPACE=12 ALT=>

因此，SoC設計中的每一個邏輯閘單元的電流都會對設計中的

其它邏輯閘單元造成不同程度的IR壓降。如果連接到金屬連線上的

VSPACE=12 HSPACE=12 ALT=

邏輯閘單元同時有翻轉動作，那麼因此而導致的IR壓降將會很大。

圖2:電源分析中的等效模型

然而，設計中的某些部份的同時翻轉又是非常重要的，例如時脈網

路和它所驅動的暫存器，在一個同步設計中它們必須同時翻轉。因此，一定程度的IR壓降是不可避免的。

IR壓降可能是局部或全局性的。當相鄰位置一定數量的邏輯閘單元同時有邏輯翻轉動作時，就引起局部IR壓降現象，

而電源網格某一特定部份的電阻值特別高時，例如R14遠遠超出預計時，也會導致局部IR壓降；當晶片某一區域內的

邏輯動作導致其它區域的IR壓降時，稱之為全局現象。